DDR II 差分匹配问题
MT67H64M8CF 资料中介绍 CK Ck#带有ODT终端电阻,但是仿真时差分布线到 SDRAM 只做了串行匹配 27欧电阻,靠近主控IC,但是信号畸变严重,无论差分,共模信号都非常严重,手动增加并行匹配后改善,波形和电路如下:http://www.pcbbbs.com/images/default/attachimg.gif http://www.pcbbbs.com/attachments/month_1007/1007301158d25ee16d1d5fbca1.png 下载 (15.98 KB)
5 天前 11:58
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5 天前 11:59
发送端波形 http://www.pcbbbs.com/images/default/attachimg.gif http://www.pcbbbs.com/attachments/month_1007/10073012022c0b25b7d8afb640.png 下载 (15.02 KB)
5 天前 12:02
接收端 差模 共模 等信号波形
问题如下
1)如果芯片本身有ODT IBIS模型应该包含在V/I曲线内,为什么仿真没有起到作用呢?
2)这种情况下我是不是要自己把终端电阻加上
3)其实 CK CK# 应该属于伪差分信号,并非互为回路,但是这种匹配的确能提高信号质量,仿真结果是否有参考价值? 回复 1# chenyaw
兄弟,简单的讲,差分信号不是这么仿真的。你的差分驱动模型就没有做好,不能用两个单端的模型来“凑”出差分信号。所以,第一步你要知道怎么来做个差分模型。第二步,要看你的器件手册,它会建议怎么来做匹配。你的驱动器用的是什么器件啊? 静待学习了................ 驱动端是个ARM9 的DDRII 控制器,信号时 CLK 和 #CLK,这是器件本身的IBIS模型,并非我拼凑出来的,由于按照原厂推荐的匹配配置 仿真结果非常差,因此才疑惑的. ATMEL AT91SAM9M10+ MT67H64 不懂,帮你顶. 你的模型提取有问题,应该是差分的,但你使用的单端的。
如果模型自身给出的就是单端的话,你又确定它是差分的,那么你就要修改模型,增加关键字,这样你提取才是差分的。 帮顶,以后我会懂得。 你的模型提取有问题,应该是差分的,但你使用的单端的。
如果模型自身给出的就是单端的话,你又确定它是差 ...
Dandy_15 发表于 2010-8-31 20:36 http://shaopeng.pcbdata.com/images/common/back.gif
看回帖的口气,怎么这么像是我回的呢? 呵呵,谢谢你的回答。
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