回复网友yucen的疑问

doltbird · 发表于 2010-10-22 17:06:33

网友yucen，我把你给我的“私人消息和问题”公开了，这样可以让大家一起学习。下次要是单独请我吃饭的消息可以私下发我邮箱，这样的纯粹技术讨论可以公开发帖。如何？

1、控制线滞后于时钟，PCB的布线原因造成的，而且布线时CLK与控制信号、地址信号有误差，不太可能完全与时钟对齐吧。为什么老师在书中把它们按理想的同步对齐处理呢？我看过中兴、华为的两份仿真报告，控制信号都是先与时钟一起仿真，找出两个信号的延迟，然后再时序计算啊，不知道老师为什么说不用这样呢？
Doltbird回答：控制线和Clk信号之间的时间误差，在布线中一定是存在的。在书中，为了考虑到“大多数”读者对设计复杂度的接受能力，我把他们当作理想条件处理，也就是都和时钟做理想同步。如果你想在时序分析时再把这部分因素考虑进去，那也很简单，在书中206页，表6－14中增加一列数据，可以叫做Clock Alignmen Skew，然后在最后一列的Margin中再减掉这个值。也就是我们得到的最后的Margin。
2、能提供份DQS与CLK的时序分析吗？我看过论坛上你的回复，但CLK与DQS很多公司都单独仿真时序啊，这是为什么？
Doltbird回答：对书中例子的仿真我没有做。原因上面讲了。实际上控制线和Clk信号之间的时间误差也不会很大，在0.1ns内。

3、另外仿真时我们是否考虑微状线与带状线的传输速率差别，高速数字设计中两者传输有很大差别，请问你仿真是否考虑这个因数？
Doltbird回答：这个问题，很多网友都问过。在此解答一下。是不是考虑微带线和带状线的差别，需要从你的设计和仿真需求出发。同时也是DDR信号中为什么要求同一个Lane的信号必须在同一层的原因之一。（还有其他的原因，适当的时机我会再开个专题解释。）

4、DQS相对于CLK的建立时间和保持时间为什么在三星的内存datasheet上是DQS falling ege to ck setup time 和DQS falling ege hold time to ck ?
Doltbird回答：这样做有什么问题么？你的困惑在哪里？你觉得应该怎么定义？

5、DDR2资料中DQS output access time from ck//ck是什么时间？
Doltbird回答：能告诉我你在哪里看到的数据么？我看后再回答你。

你的回答将是我前进的最大动力，谢谢！

yucen007 · 发表于 2010-10-27 18:31:54

谢谢你!
1、我明白了。但周润景的书上CPU到SDRM归类为同步方式中的内同步，而不是源同步，这样就涉及到Tco问题，但CPU端资料中很少有这个参数，而有些人有把CPU与SDRM和DDR归为源同步，极度迷惑？
2、CLK与DQS偏差不大很好理解，因为是同步输出。但时钟与DQS计算有有一个范围的，根据时序环Tflt_dqs-Tflt_clk固定在一个范围内，如何理解不用仿真这两个时序关系？
3、明白了。
4、我的意思就是这个参数为什么要说成下降沿而不是上升沿？
5、这个参数三星内存的datasheet的timing parameters by speed grade都有。
多谢了。

doltbird · 发表于 2010-10-27 23:55:48

回复 3# yucen007

谢谢你!
1、我明白了。但周润景的书上CPU到SDRM归类为同步方式中的内同步，而不是源同步，这样就涉及到Tco问题，但CPU端资料中很少有这个参数，而有些人有把CPU与SDRM和DDR归为源同步，极度迷惑？
Doltbird: SDRM是啥？ DDR是源同步。头一次听到所谓的内同步。有些书名字是高速设计和仿真，实际上是手册翻译。

2、CLK与DQS偏差不大很好理解，因为是同步输出。但时钟与DQS计算有有一个范围的，根据时序环Tflt_dqs-Tflt_clk固定在一个范围内，如何理解不用仿真这两个时序关系？
Doltbird: Tflt_dqs-Tflt_clk＝0不就可以了么？！

3、明白了。
4、我的意思就是这个参数为什么要说成下降沿而不是上升沿？
Doltbird: DQS是双沿采样，所以定义一个就可以了。

5、这个参数三星内存的datasheet的timing parameters by speed grade都有。
Doltbird: 等有时间看过再回答你。

多谢了。

yucen007 · 发表于 2010-10-28 10:04:28

谢谢你的回答。
还好我没买周**的书，看了几章，发现都有疑问。时序理论节、CIS与allegro设计重用基本上都是错误的。
第二个问题要是你这么理解那就很简单了，这样两者等时处理就行了，但很多板子让时钟比数据长多少mil,活短多少，如何理解？
也期待老师能把第五个问题解答下，最好能扩展下，时序仿真时需要的参数与datasheet上的参数对应，包括发送端与接收端的参数。

doltbird · 发表于 2010-10-28 12:51:13

回复 5# yucen007

第二个问题要是你这么理解那就很简单了，这样两者等时处理就行了，但很多板子让时钟比数据长多少mil,活短多少，如何理解？

Doltbird: 你说对了，在DDR布线中，就是要Clk和DQS以及DQ是等长的，你见过哪个DDRx的设计，要求Clk和DQS，DQ有长度差异？我没遇到过的。至于你说的这种设计要求，可以把设计实例发上来，我们一起讨论。

也期待老师能把第五个问题解答下，最好能扩展下，时序仿真时需要的参数与datasheet上的参数对应，包括发送端与接收端的参数。
Doltbird：DQS output access time to Clk，就是指的在芯片输出Buffer上，DQS信号和Clk在时间上的差异。其实这个和我们说的上一个问题是一样的，理想情况下，无论是在芯片的Buffer输出，还是板级布线，我们都需要让Clk和DQS等长（等时）。可是实际设计和工艺一定会带来差异。同样的道理，你也会看到DQ output access time to Clk 这个参数。

pippo18 · 发表于 2010-10-28 14:10:39

顶一下

yucen007 · 发表于 2010-10-31 20:45:43

对源同步时序中Tco（time from clock rise to Vmeas int0 test load)的疑问。
共同时钟中我知道Tco这个参数产生是由于需要给系统找到共同的基准点，但在有些源同步公式中也有Tco这个参数，我的理解就是如下公式A；
Tvb_min+Tft_clk_min-Tft_data_max-Tsetup-Tsrtup_margin>0,
Tva_min-Tft_clk_max+Tft_data_min-Thold-Thold_margin>0,
Tva,Tvb为发送端的建立时间与保持时间
但在很多计算公式却涉及到Tco,而不是直接调用发送端的建立时间与保持时间，比如下面公式B（CLK与数据同方向时）
Tft_data_min>Thold-Tco_min+Tft_clk
Tft_data_max<Tcycle-Tsetup-Tco_max+Tft_clk
我的疑问是：
1、虽然这两个公式可以统一到一起，但仿真时为什么要调用不同的公式呢？
2、我的驱动端资料DDR部分中根本就没有Tco这个参数，只有建立时间、保持时间和时钟抖动参数，我直接调用公式A是否合适？
3、常规的CPU资料是否应该出现Tco、建立时间和保持时间所有这些参数？
4、还是SDRAM就应该当成共同时钟来处理呢，有资料就这样认为的？
请老师解答下疑问。

doltbird · 发表于 2010-11-3 13:39:06

回复 8# yucen007

Tco这个参数和什么时钟类型没有关系。
理论上，我们希望所有的器件（同种类型的）都具有相同的物理参数。这样在系统设计时，就不会有那么多参数需要考虑。
但是实际上，世界上没有任何两个东西是一样的，因此如果这些差异性影响到了我们的仿真，那么就需要在仿真中考虑进去。
所以，是否需要计算Tco，以及调用哪个公式，是由你自己决定的。
解答你疑惑的最好方法就是自己亲自动手多做实验，通过比较在不同条件下的仿真结果逐步积累你自己的经验和感觉。

robinni · 发表于 2010-12-25 11:18:24

回复 yucen007

第二个问题要是你这么理解那就很简单了，这样两者等时处理就行了，但很多板子让时钟比数 ...
doltbird 发表于 2010-10-28 12:51

有些芯片的内部的连线会有长度差，所以需要在外部补偿的

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