DDR仿真问题
在邵老师的教材中，使用一个阻值比较大的电阻来连接DQS和DQ信号，而data信号共有9根，请邵老师指点一下，怎么同时仿真一组总线呢？例如说一组数据总线，一组地址、控制总线。是不是每根线之间都用个阻值比较大的电阻来相互连接？另外，在前仿真时，信号线长度还不确定，如何给出进行一组总线的长度？ 回复 1# dzkcool这就是Cadence的缺陷，不能对总线进行仿真。
布线前仿真的长度就是一个估计值，至于这个值是不是合理，那就要看SI工程师的水平了。 谢谢邵老师的回答。
是不是在前仿真的时候，估计一个最大值和一个最小值，分别仿真出switch delay、settle delay，然后计算出时序裕量？这个时序裕量一般要大于多少比较好呢？
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