rowen 发表于 2012-4-25 15:07:15

继续纠结之前的差分仿真，现在的拓扑是这样

，之前的拓扑我也在之前的帖子贴出来了，现在两张图有些变化了，这个FPGA模型是我用ISE生成的，但是差分对模型还是不能提取出来像DDR3（如图中左边那样），请问版主这是什么原因呢？

rowen 发表于 2012-4-25 15:09:20

这是之前的模型

yshang 发表于 2012-4-25 16:51:21

1. 加载的模型中如果已经配置有差分对管脚，提出来的自然是差分形式的IO缓冲模型；
2. 如果原先已经加载了不带差分对管脚的模型，只修改模型本身是不行的，因为原先的模型已经加载上去了，可以直接修改brd中的模型或者dml库中的模型然后update到brd中。

上述两个问题，如果你已经按照我之建议的步骤重新执行过一遍模型的加载和配置，自然会自己发觉。

rowen 发表于 2012-4-26 10:38:12

一大早，重新编辑模型，用一个新的BRD文件重新分配模型，得出来的还是如一楼那个图，有没有办法提取出来的FPGA和DDR3那个模型一样啊,求指教，:(

yshang 发表于 2012-4-26 12:49:22

道理都说明白了，你自己一点点去核实吧。你真的确认了模型都已经配置正确了？
打开SI Model Browser，切换到DML model栏，在libraryl filter中选择 Current design，然后在下面的模型栏中找到你现在加载的FPGA芯片模型，选中后点击下方的edit按钮，在弹出的IBIS Device Model Editor中找到你要提取的pin number（根据你的图，应该是R4和H3），看看Differential mate这一栏中是否用对应差分管脚的的pin number？不用想，必然是没有的。

rowen 发表于 2012-4-26 15:50:36

,版主，这是我设置的，我试了几种方法的，ISE生成IBSI模型试过，刚才这种方法也做过，但提取出来的拓扑还是像上面1楼那样，我实在是没辙了，求帮助

yshang 发表于 2012-4-26 17:25:39

你截图的是libraryl filter中的Current Design，而不是默认的其他了吗？

rowen 发表于 2012-4-26 20:06:48

对的，就是libraryl filter中的Current Design

yshang 发表于 2012-4-28 15:37:05

可以的话把你的电路板和模型都发给我，我有空时看看是什么原因

rowen 发表于 2012-4-28 16:20:49

yshang 发表于 2012-4-28 15:37 static/image/common/back.gif
可以的话把你的电路板和模型都发给我，我有空时看看是什么原因

版主我可以发到你的邮箱吗？可以告诉我你的邮箱吗？文件有点大，论坛限制了附件大小
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