单端时钟信号对电源平面有影响吗？
问大家一个问题，我做的板子是12层，一个1：27的时钟缓冲器放在底层，27路是单端lvttl/lvcmos电平的时钟，跟底层相连的一层是电源-3.3v，也就是说时钟信号的参考平面上-3.3v电源层，但该时钟buffer没有用到-3.3v，该时钟buffer用的电源是3.3v。 测试的时候发现-3.3v上有跟时钟相同频率的类似时钟的信号，大概有100mv的Vpp，即使把-3.3v的ldo卸载后，测到的还是这样的情况。时钟频率是100mhz。 大家能说说这是什么原因吗?用电源完整性分析工具分析一下-3.3V电源平面在100MHz这个频点下的阻抗，应该在2ohm这个数量级上；然后阻抗分压就是约100mv了；所以，关键还是要参考地平面或者去耦做的很好的电源平面。
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