SDRAM布线

zqh6516336

[请教]SDRAM布线
看书+上网我了解到：

SDRAM的布线要求信号线尽量保证匹配和等长，重要顺序为时钟信号，控制信号，地址信号，数据信号。

1、但是不大清楚这里所说的等长是指几个时钟信号之间等长，还是时钟信号和地址信号之间等长。比如SCLK和A2是否需要等长？SCLK和WE是否需要等长？

2、像数据线和地址线并不只接SDRAM，还需要连接其他器件，这就不可避免的会在数据线和地址线上出现分支和过孔，这样保证到SDRAM的数据线和地址线等长还有意义吗？

3、据我了解，当某一信号为高速信号时(电平跳变时间短)不管变化频率如何，如果不能将连线控制得较短，则都会出现反射的情况，这时应进行阻抗匹配。对于某些设计(如三星S3C2410的板子和其他一些S3C2410的开发板)对时钟信号和控制信号串联了匹配电阻以避免信号的反射，这一点没有问题。而这些设计中的数据线和地址线都很长，并且需要通过连接器引到其他板子上，但却仅在地址线的低位(A3，A2，A1)上进行了阻抗匹配，不知是何道理？
麻烦论坛的大牛能否解释这些困惑，谢谢了。

wanghanq

很好的转载   ？？？

http://www.d z s c.com/dzbbs/20060726/200765204341421780.html
[请教]SDRAM布线 作者：wx82614　栏目：PCB技术

看书+上网我了解到：

SDRAM的布线要求信号线尽量保证匹配和等长，重要顺序为时钟信号，控制信号，地址信号，数据信号。

1、但是不大清楚这里所说的等长是指几个时钟信号之间等长，还是时钟信号和地址信号之间等长。比如SCLK和A2是否需要等长？SCLK和WE是否需要等长？

2、像数据线和地址线并不只接SDRAM，还需要连接其他器件，这就不可避免的会在数据线和地址线上出现分支和过孔，这样保证到SDRAM的数据线和地址线等长还有意义吗？

3、据我了解，当某一信号为高速信号时(电平跳变时间短)不管变化频率如何，如果不能将连线控制得较短，则都会出现反射的情况，这时应进行阻抗匹配。对于某些设计(如三星S3C2410的DEMO板和其他一些S3C2410的开发板)对时钟信号和控制信号串联了匹配电阻以避免信号的反射，这一点没有问题。而这些设计中的数据线和地址线都很长，并且需要通过连接器引到其他板子上，但却仅在地址线的低位(A3，A2，A1)上进行了阻抗匹配，不知是何道理？

4、据说在S3C2410的数据手册上有关于布线时的注意事项，是真的吗？我找了很长时间也没见到。


2楼： >>参与讨论
作者： wx82614 于 2006-7-20 8:27:00 发布：
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帮帮忙!

有关 SDRAM 布局的要求 当前网上应该有很多的可参考资料，不妨先 看看诸如
SDRAM布线方法    SDRAM布线规则   DDR,SDRAM布线规范   里面应该有为何这样要求的原因

如果楼主真要讨论这些问题，可到 当前有更多此类探讨话题的地方去提问，方便的话把学到的东西 分享到这里来...

huasen58

1，要等长
2，上或下拉不影响等长，等长以口都口来算的
3，A1A2A3上的电阻是负载匹配

凝心99

1、时钟和地址线都需尽可能等长

2、信号只关注回路，所谓的分支属于另一个回路。我们要做的是确保这些同一回路等长；所谓的信号匹配本就要考虑过孔的分布参数

3、A1,A2,A3与SDRAM的地址扩展有关，其上连线需有兼容性

凝心99

有画过类似这种板，对技术方面不算是很熟悉。这些是有请教同事的

zqh6516336

wanghanq 发表于 2014-1-6 00:19
很好的转载   ？？？

额,对不起，下次我会注明转载的。我查过您说的这些资料，都说的不全面，有的甚至自相矛盾。我最近第一次画ARM9与SDRAAM的布线。所以希望论坛的大神，有做过类似的能够分享一下经验。

zqh6516336

凝心99 发表于 2014-1-6 10:26
有画过类似这种板，对技术方面不算是很熟悉。这些是有请教同事的

谢谢你的分享。

wanghanq

zqh6516336 发表于 2014-1-8 20:58
额,对不起，下次我会注明转载的。我查过您说的这些资料，都说的不全面，有的甚至自相矛盾。我最近第一次 ...

有时看似自相矛盾的说法或许是我们 断章取义的结果，没有明确的案例，仅简单的用语言描述比较难。
如果脱离开所使用软件，如 altium，不妨利用丰富的截图案例来说明疑惑点，这样基本就可以在其他比较活跃的栏目去沟通...

或者找些类似的案例看看别人的布局  如  allegro,pads 的视频或案例，这两个的好像比较好找些...

wanghanq

推荐篇载文：

针对DDR2-800和DDR3的PCB信号完整性设计
http://www.21ic.com/app/analog/201301/156164_2.htm

7. 时序分析
　　对于时序的计算和分析在一些相关文献里有详细的介绍，下面列出需要设置和分析的8个方面：
　　1. 写建立分析： DQ vs. DQS
　　2. 写保持分析： DQ vs. DQS
　　3. 读建立分析： DQ vs. DQS
　　4. 读保持分析： DQ vs. DQS
　　5. 写建立分析： DQS vs. CLK
　　6. 写保持分析： DQS vs. CLK
　　7. 写建立分析： ADDR/CMD/CNTRL vs. CLK
　　8. 写保持分析： ADDR/CMD/CNTRL vs. CLK

关注的不妨找找原文来阅读...