Clearance Constraint (Gap=10mil) (On the board ),(On the board ) Violation between Via (49mil,-90mil) TopLayer to BottomLayer and Polygon Arc (53mil,-4mil) MidLayer2。有很多这个问题。而且把gap改成5mil还是有很多问题。我原来布地的时候用的gap=20mil。原来的PCB在进行drc的时候用的是10mil通过了。现在导出来再导到一个新的工程里就有很多问题。而且还出现了飞线。