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发表于 2003-7-3 10:56:00
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续8、合金电镀替代方案
在上阻焊层之后给板增加焊锡合金是有成本代价的,并且给基板遭受极大的应力条件。例如用锡/铅涂层,板插入熔化的焊锡中,然后抽出和用强风将多余的锡/铅材料去掉。温度冲击可能导致基板结构的脱层、损坏电镀孔和可能影响长期可靠性的缺陷。 Ni/Au涂镀,虽然应力较小,但不是所有电路板制造商都有的一种技术。作为对电镀的另一种选择,许多公司已经找到成功的、有经济优势的和平整的安装表面的方法,这就是有机保护层或在裸铜上与上助焊剂涂层。
作为阻止裸铜安装座和旁通孔/测试焊盘上氧化增长的一个方法,将一种特殊的保护剂或阻化剂涂层应用到板上。诸如苯并三唑(Benzotriazole)和咪唑(Imidazole)这些有机/氮涂层材料被用来取代上面所描述的合金表面涂层,可从几个渠道购买到,不同的商标名称。在北美洲,广泛使用的一种产品是ENTEK PLUS CU-106A。这种涂层适合于大多数有机助焊焊接材料,在对装配工艺中经常遇到的三、四次高温暴露之后仍有保护特征。多次暴露的能力是重要的。当SMD要焊接到装配的主面和第二面的时候,会发生两次对回流焊接温度的暴露。混合技术典型的多次装配步骤也可能包括对波峰焊接或其它焊接工艺的暴露。
9、一般成本考虑
与PCB电镀或涂镀有关的成本不总是详细界定的。一些供应商感觉方法之间的成本差别占总的单位成本中的很小部分,所以界不界定是不重要的。其他的可能对不是其能力之内的成本有一个额外的费用,因为板必须送出去最后加工。例如,在加州的一家公司将板发送给在德州的一家公司进行Ni/Au电镀。这个额外处理的费用可能没有清晰地界定为对客户的一个额外开支;可是,总的板成本受到影响。
每一个电镀和涂镀工艺都有其优点与缺点。设计者与制造工程师必须通过试验或工艺效率评估仔细地权衡每一个因素。在指定PCB制造是必须考虑的问题都有经济以及工艺上的平衡。对于细导线、高元件密度或密间距技术与μBGA,平整的外形是必须的。焊盘表面涂层可以是电镀的或涂敷的,但必须考虑装配工艺与经济性。
在所有涂敷和电镀的选择中,Ni/Au是最万能的(只要金的厚度低于5μ″)。电镀工艺比保护性涂层好的优势是货架寿命、永久性地覆盖在那些不暴露到焊接工艺的旁路孔或其它电路特征的铜上面、和抗污染。虽然表面涂层特性之间的平衡将影响最终选择,但是可行性与总的PCB成本最可能决定最后的选择。在北美,HASL工艺传统上主宰PCB工业,但是表面的均匀性难于控制。对于密间距元件的焊接,一个受控的装配工艺取决于一个平整均匀的安装座。密间距元件包括TSOP、SQFP和μBGA元件族。如果密间距元件在装配中不使用,使用HASL工艺是可行的选择。
10、阻焊层(sldermask)要求
阻焊层在控制回流焊接工艺期间的焊接缺陷中的角色是重要的,PCB设计者应该尽量减小焊盘特征周围的间隔或空气间隙。虽然许多工艺工程师宁可阻焊层分开板上所有焊盘特征,但是密间距元件的引脚间隔与焊盘尺寸将要求特殊的考虑。虽然在四边的QFP上不分区的阻焊层开口或窗口可能是可接受的,但是控制元件引脚之间的锡桥可能更加困难。对于BGA的阻焊层,许多公司提供一种阻焊层,它不接触焊盘,但是覆盖焊盘之间的任何特征,以防止锡桥。多数表面贴装的PCB以阻焊层覆盖,但是阻焊层的涂敷,如果厚度大于0.04mm(0.0015″),可能影响锡膏的应用。表面贴装PCB,特别是那些使用密间距元件的,都要求一种低轮廓感光阻焊层。阻焊材料必须通过液体?湿?工艺或者干薄膜叠层来使用。干薄膜阻焊材料是以0.07-0.10mm(0.003-0.004″)厚度供应的,可适合于一些表面贴装产品,但是这种材料不推荐用于密间距应用。很少公司提供薄到可以满足密间距标准的干薄膜,但是有几家公司可以提供液体感光阻焊材料。通常,阻焊的开口应该比焊盘大0.15mm(0.006″)。这允许在焊盘所有边上0.07mm(0.003″)的间隙。低轮廓的液体感光阻焊材料是经济的,通常指定用于表面贴装应用,提供精确的特征尺寸和间隙。
结论
密间距(fine-pitch)、BGA和CSP的装配工艺可以调整到满足可接受的效率水平,但是弯曲的引脚和锡膏印刷的不持续性经常给装配工艺合格率带来麻烦。虽然使用小型的密间距元件提供布局的灵活性,但是将很复杂的多层基板报上的元件推得更近,可能牺牲可测试性和修理。BGA元件的使用已经提供较高的装配工艺合格率和更多的布局灵活性,提供较紧密的元件间隔与较短的元件之间的电路。一些公司正企图将几个电路功能集成到一两个多芯片的BGA元件中来释放面积的限制。用户化的或专用的IC可以缓解PCB的栅格限制,但是较高的I/O数与较密的引脚间距一般都会迫使设计者使用更多的电路层,因此增加PCB制造的复杂性与成本。
芯片规模的BGA封装被许多人看作是新一代手持与便携式电子产品空间限制的可行答案。许多公司也正在期待改进的功能以及更高的性能。当为这些元件选择最有效的接触点间距时,必须考虑硅芯片模块的尺寸、信号的数量、所要求的电源与接地点和在印制板上采用这些元件时的实际限制。虽然密间距的芯片规模(chip scale)与芯片大小的元件被看作是新出现的技术,但是主要的元件供应商和几家主要的电子产品制造商已经采用了一两种CSP的变化类型。在较小封装概念中的这种迅速增长是必须的,它满足产品开发商对减小产品尺寸、增加功能并且提高性能的需求。
第二篇 抗干扰3(部分)
3 提高敏感器件的抗干扰性能
提高敏感器件的抗干扰性能是指从敏感器件这边考虑尽量减少对干扰噪声
的拾取,以及从不正常状态尽快恢复的方法。
提高敏感器件抗干扰性能的常用措施如下:
(1)布线时尽量减少回路环的面积,以降低感应噪声。
(2)布线时,电源线和地线要尽量粗。除减小压降外,更重要的是降低耦
合噪声。
(3)对于单片机闲置的I/O口,不要悬空,要接地或接电源。其它IC的闲置
端在不改变系统逻辑的情况下接地或接电源。
(4)对单片机使用电源监控及看门狗电路,如:IMP809,IMP706,IMP813,
X25043,X25045等,可大幅度提高整个电路的抗干扰性能。
(5)在速度能满足要求的前提下,尽量降低单片机的晶振和选用低速数字
电路。
(6)IC器件尽量直接焊在电路板上,少用IC座。
第三篇 印制电路板的可靠性设计-去耦电容配置
在直流电源回路中,负载的变化会引起电源噪声。例如在数字电路中,当电路从一个状态转换为另一种状态时,就会在电源线上产生一个很大的尖峰电流,形成瞬变的噪声电压。配置去耦电容可以抑制因负载变化而产生的噪声,是印制电路板的可靠性设计的一种常规做法,配置原则如下:
●电源输入端跨接一个10~100uF的电解电容器,如果印制电路板的位置允许,采用100uF以上的电解电容器的抗干扰效果会更好。
●为每个集成电路芯片配置一个0.01uF的陶瓷电容器。如遇到印制电路板空间小而装不下时,可每4~10个芯片配置一个1~10uF钽电解电容器,这种器件的高频阻抗特别小,在500kHz~20MHz范围内阻抗小于1Ω,而且漏电流很小(0.5uA以下)。
●对于噪声能力弱、关断时电流变化大的器件和ROM、RAM等存储型器件,应在芯片的电源线(Vcc)和地线(GND)间直接接入去耦电容。
●去耦电容的引线不能过长,特别是高频旁路电容不能带引线。
第四篇 电磁兼容性和PCB设计约束(缺具体数据)
PCB布线对PCB的电磁兼容性影响很大,为了使PCB上的电路正常工作,应根据本文所述的约束条件来优化布线以及元器件/接头和某些IC所用去耦电路的布局
(一)、PCB材料的选择
通过合理选择PCB的材料和印刷线路的布线路径,可以做出对其它线路耦合低的传输线。当传输线导体间的距离d小于同其它相邻导体间的距离时,就能做到更低的耦合,或者更小的串扰(见《电子工程专辑》2000年第1期"应用指南")。
设计之前,可根据下列条件选择最经济的PCB形式:
对EMC的要求
·印制板的密集程度
·组装与生产的能力
·CAD系统能力
·设计成本
·PCB的数量
·电磁屏蔽的成本
当采用非屏蔽外壳产品结构时,尤其要注意产品的整体成本/元器件封装/管脚样式、PCB形式、电磁场屏蔽、构造和组装),在许多情况下,选好合适的PCB形式可以不必在塑胶外壳里加入金属屏蔽盒。
为了提高高速模拟电路和所有数字应用的抗扰性同时减少有害辐射,需要用到传输线技术。根据输出信号的转换情况,S-VCC、S-VEE及VEE-VCC之间的传输线需要表示出来,如图1所示。
信号电流由电路输出级的对称性决定。对MOS而言IOL=IOH,而对TTL而言IOL>IOH.
功能/逻辑类型 ZO(Ω)
电源(典型值) <<10
ECL逻辑 50
TTL逻辑 100
HC(T)逻辑 200
表1:几种信号路径的传输线阻抗ZO。
逻辑器件类型和功能上的原因决定了传输线典型特征阻抗ZO,如表1所示。
图1:显示三种特定传输线的(数字)IC之间典型互联图
图2:IC去耦电路。
图3:正确的去耦电路块
表2:去耦电容Cdec..的推荐值。
逻辑电路噪声容限
(二)、信号线路及其信号回路
传送信号的线路要与其信号回路尽可能靠近,以防止这些线路包围的环路区域产生辐射,并降低环路感应电压的磁化系数。
一般情况下,当两条线路间的距离等于线宽时,耦合系数大约为0.5到0.6,线路的有效自感应从1μH/m降到0.4-0.5μ H/m.
这就意味着信号回路电流的40%到50%自由地就流向了PCB上其它线路。
对两个(子)电路块间的每一块信号路径,无论是模拟的还是数字的,都可以用三种传输线来表示,如图1所示,其中阻抗可从表1得到。
TTL逻辑电路由高电平向低电平转换时,吸收电流会大于电源电流以,在这种情况下,通常将传输线定义在Vcc和S之间,而不是VEE和S之间。通过采用铁氧体磁环可完全控制信号线和信号回路线上的电流。
在平行导体情况下,传输线的特征阻抗会因为铁氧体而受到影响,而在同轴电缆的情况下,铁氧体只会对电缆的外部参数有影响。
因此,相邻线路应尽可能细,而上下排列的则相反(通常距离小于1.5mm/双层板中环氧树脂的厚度)。布线应使每条信号线和它的信号回路尽可能靠近(信号和电源布线均适用)。如果传输线导体间耦合不够,可采用铁氧体磁环。
(三)、IC的去耦
通常IC仅通过电容来达到去耦的目的,因为电容并不理想,所以会产生谐振。在大于谐振频率时,电容表现得象个电感,这就意味着di/dt受到了限制。电容的值由IC管脚间允许的电源电压波动来决定,根据资深设计人员的实践经验,电压波动应小于信号线最坏状况下的噪声容限的25%,下面公式可计算出每种逻辑系列输出门电路的最佳去耦电容值:
I=c·dV/dt
表2给出了几种逻辑系列门电路在最坏情况下信号线噪声的容限,同时还给出每个输出级应加的去耦电容Cdec.的推荐值。
图4:PCB上环路的辐射
对快速逻辑电路来说,如果去耦电容含有很大串联电感(这种电感也许是由电容的结构、长的连接线或PCB的印制线路造成的),电容的值可能不再有用。这时则需要在尽可能靠近IC管脚的地方加入另外一个小陶瓷电容(100-100Pf),与"LF-"去耦电容并联。陶瓷电容的谐振频率(包括到IC电源管脚的线路长度)应高于逻辑电路的带宽[1/(π.τr)],其中,τr是逻辑电路中电压的上升时间。
如果每个IC都有去耦电容,信号回路电流可选择最方便的路径,VEE或者VCC,这可以由传送信号的线路和电源线路间的互耦来决定。
在两个去耦电容(每个IC一个)和电源线路形成的电感Ltrace之间,会形成串联谐振电路,这种谐振只可以发生在低频(<1MHz=或谐振电路的Q值较低(<2=的情况下。
通过将高射频损耗扼流线圈串联在Vcc网络和要去耦的IC中,可使谐振频率保持在1MHz以下,如果射频损耗太低可通过并联或串联电阻来补偿(图2)。
扼流线圈应该总是采用封闭的内芯,否则它会成为一个射频发射器或磁场铁感应器。
例如:1MHz*1μHz Z1=6.28Ω Rs=3.14Ω Q<2 Rp=12.56Ω
大于谐振频率时,"传输线"的特征阻抗Z0(此时将IC的阻抗看作电源负载)等于:Z0 =(Ltrace/Cdecoupling)的平方根
去耦电容的串联电感和连接线路的电感对射频电源电流分配没有多大影响,比如采用了一个1μH扼流线圈的情况。但它仍然会决定IC电源管脚间的电压波动,表3给出了电源信噪容限为25%时,推荐的最大电感值Ltrace.根据图2所建议的去耦方法,两个IC间的传输线数量从3条减少到了1条(见图3)。
因此,对每个IC采用适当的去耦方法:Lchoke+Cdec.电路块间就只需定义一条传输线。
对于τr<3ns的高速逻辑电路,与去耦电容串联的全部电感必须要很低(见表3)。与电源管脚串联的50mm印制线路相当于一个50hH电感,与输出端的负载(典型值为50pF)一起决定了最小上升时间为3.2ns。如要求更快的上升时间,就必须缩短去耦电容的引脚。长度(最好无引脚)并缩短IC封装的引脚,例如可以用IC去耦电容,或最好采用将(电源)管脚在中间的IC与很小的3E间距(DIL)无引脚陶瓷电容相结合等方法来达到这一目的,也可以用带电源层和接地层的多层电路板。另外采用电源管脚在中间的SO封装还可得到进一步的改善。但是,使用快速逻辑电路时,应采用多层电路板。
(四)、根据辐射决定环路面积
无终点传输线的反射情况决定了线路的最大长度。由于对产品的EM辐射有强制性要求,因此环路区域的面积和线路长度都受到限制,如果采用非屏蔽外壳,这种限制将直接由PCB来实现。
注意:如果在异步逻辑电路设计中采用串联端接负载,必须要注意会出现准稳性,特别是对称逻辑输入电路无法确定输入信号是高还是低,而且可能会导致非定义输出情况。
图3:正确的去耦电路块。
对于频域中的逻辑信号,频谱的电流幅度在超出逻辑信号带宽(=1/π.τr)的频率上与频率的平方成反比。用角频率表示,环路的辐射阻抗仍随频率平方成正比。因而可计算出最大的环路面积,它由时钟速率或重复速率、逻辑信号的上升时间或带宽以及时域的电流幅度决定。电流波形由电压波形决定,电流半宽时间约等于电压的上升时间。
电流幅度可用角频率(=1/π.τr)表示为: I(f)=2.I. τr/T
其中: I=为时域电流幅度;T=为时钟速率的倒数,即周期;
τr为电压的上升时间,约等于电流半宽时间τH。
从这一等式可计算出某种逻辑系列电路在某一时钟速率下最大环路面积,表5给出了相应的环路面积。最大环路面积由时钟速率、逻辑电路类型(=输出电流)和PCB上同时存在的开关环路数量n决定。
如果所用的时钟速率超过30MHz,就必须要采用多层电路板,在这种情况下,环氧树脂的厚度与层数有关,在60至300μm之间。只有当PCB上的高速时钟信号的数量有限时,通过采用层到层的线路进行仔细布线,也可在双层板上得到可以接受的结果。
注意:在这种情况下,如采用普通DIL封装,则会超过环路面积的限制,一定要有另外的屏蔽措施和适当的滤波。
所有连接到其它面板及部件的连接头必须尽可能相互靠近放置,这样在电缆中传导的共模电流就不会流入PCB电路中的线路,另外,PCB上参考点间的电压降也无法激励(天线)
改进电路设计规程提高可测试性
随着微型化程度不断提高,元件和布线技术也取得巨大发展,例如BGA外壳封装的高集成度的微型IC,以及导体之间的绝缘间距缩小到0.5mm,这些仅是其中的两个例子。电子元件的布线设计方式,对以后制作流程中的测试能否很好进行,影响越来越大。下面介绍几种重要规则及实用提示。
通过遵守一定的规程(DFT-Design for Testability,可测试的设计),可以大大减少生产测试的准备和实施费用。这些规程已经过多年发展,当然,若采用新的生产技术和元件技术,它们也要相应的扩展和适应。随着电子产品结构尺寸越来越小,目前出现了两个特别引人注目的问题:一是可接触的电路节点越来越少;二是像在线测试(In-Circuit-Test)这些方法的应用受到限制。为了解决这些问题,可以在电路布局上采取相应的措施,采用新的测试方法和采用创新性适配器解决方案。第二个问题的解决还涉及到使原来作为独立工序使用的测试系统承担附加任务。这些任务包括通过测试系统对存储器组件进行编程或者实行集成化的元器件自测试(Built-in Self Test,BIST,内建的自测试)。将这些步骤转移到测试系统中去,总起来看,还是创造了更多的附加价值。为了顺利地实施这些措施,在产品科研开发阶段,就必须有相应的考虑。 |
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