请问过冲怎么解决

lshqmagic

回第4楼：兄弟，你得先了解一下pci的工作原理。pci要靠它本身的2次反射来提高它的信号电压（基本是100%反射)才能达到它所需要的信号电压，这也是为什么pci非常省电的原因（因为pci的输出信号电压很低，信号输入端的输入阻抗非常高，有几千欧）。这是pci的始祖--英特尔intel在设计pci总线时提出的标准。所以说，pci总线是不能作任何终端匹配的。有些同仁认为：总线都能作终端匹配，那是不正确的。我们应该说，除pci总线外，所以的总线都可以作终端匹配。如果我们对pci总线也作终端匹配，也就会抑制了反射程度，从而使pci的信号电压达不到要求而使pci总路不能工作而使你的设计失败。我做过许多用到pci总线的设计，也测量过上面的信号。xiechengmin 朋友，我觉得， 象你上面的波形是符合要求的。这样的过冲（overshoot）对pci总线来说是可取的。你不必要也不能对它作任何终端匹配。

xiechengmin

谢谢lshqmagic的回复，我们现在做的设计基本上都是在CPU端串接一个22或33欧姆的电阻，而在另一端（设备端）就没有任何端接了，所做的产品PCI信号上的过冲均不小。

但是因为PCI是双向的总线，我们有尝试在另外一端也串接一个电阻，这样的话，可以将过冲基本消除，信号电压幅值基本上没有影响。

但是这样较麻烦！不知有没有这样的必要？或者说这样是否会有其他的副作用？好像没有见到过这样的设计！

hongdb

我还有疑问：

1、   对于电源，如3.3V，DATASHEET要求-0.3——3.6V之间，这是DC参数？电源电压为3.3V，如果电源纹波为0.5V，是否说就是超过3.6V的要求？同样在3.3V电源中，如果电源噪声为0.8V，是否说超过3.6V的要求？

2、   如在3.3V I/O中，对于数据信号来说，上冲如果为1V，信号的幅度为3.3V，那么信号的尖峰为4.3V，是否就超过3.6V的要求？

3、   在3.3V I/O中，时钟信号的幅度要求是多少？

lshqmagic

hi, hongdb,你好！（回第23楼）
问题1：对于电源来说，IC的datasheet上说的一般要求是3.3v+_5%,也有些要求不太严格的可以允    许误差10%。在实际应用中，我们要让其满足3.3V（+10%,-5%），即电源纹波不能过大，否则vcc bouce会太大，系统欠稳定。你的电源纹波为0.5v，我觉得你应该再加一个大电容（或者加大你原来的滤波电容的容值）来稳定它的电压。
问题2：对于非pci总线型的3.3v I/O数据信号来说， 存在1v的overshoot的信号是很不理想的。你最好对它作良好的终端匹配。（可在一端加入source damping termination,必要时还可在另一端加入一个1K的pull up电阻。）
问题3：clock信号的重要性是不言而喻的。我们一定要对其作终端匹配。（最常用的匹配是在其source端加入一个串联电阻。典型值22~~68欧）加入了电阻之后，clock的rising time延长了，EMI变好了。但它会牺牲一定的clock信号电压幅值。这时，你可以用软件作信号仿真，也可以在做信号量测时再决定电阻的大小。对于它的波波形，经验值为：整个clock上浮（即clock的波谷上浮于横轴）不要超过0.2v。且外由于source damping电阻的加入，rising time会变大，这个电阻加得越大，信号的过冲就会越小，但也不是越大越好。因为这个电阻加得越大，波形就会越接近三角波，信号电压幅值也会越小。这时你就要看看datasheet了。一般来说，0.4v以下为low,1.8v以上为high。电阻加大了，你的setup time &hold time是否还足够。电阻加小了，过冲能否很好的滤掉。 在实际工作积累经验吧！