[原创]系统时序基础理论

阿鸣 · 发表于 2003-2-15 21:56:00

bigcat过谦了
Cadence里面提到的clk2out的确就是Tco
我以前贴了一些Cadence的关于时序方面的资料，只是刚才我一时没找到，周一去公司翻出来。我原贴中的图1-6-2就是Cadence资料中截取的（它的资料中讲的也不够详细，容易引起对Tco的误解，我把坐标原点作了移动，突出了Tco中的逻辑延时量）。
利用Cadence的SQ仿真中的波形是无法看到Tco这个参数的，因为行为级的仿真无法计算电路内部延时（逻辑延时），只能算出缓冲延时（Buffer Delay）。

这是我对利用Cadence计算时序问题的一点看法：
http://www.pcbtech.net/forum/dispbbs.asp?boardID=4&ID=2610&replyID=14536&skin=1

[此贴子已经被作者于2003-2-15 22:07:18编辑过]

tianshan · 发表于 2003-2-16 21:20:00

图看的见呀。
写的好，我得认真学习学习。

布兜 · 发表于 2003-2-17 10:13:00

好文章，收藏先！

bigcat · 发表于 2003-2-17 13:38:00

非常感谢阿鸣老兄的答复，在此基础上我可以更进一步去查阅一些文档了，希望碰到问题时还能和您探讨。

bigcat · 发表于 2003-3-3 14:55:00

阿鸣老兄，我在消化这篇文章时碰到一个问题，在源同步时钟模式下是否源同步时钟信号也可以是双向的？如果不是的话，在双向数据线上的信号方向和源同步时钟相反时它们之间的相对延迟将会是累加，就无法做到和传播延迟无关了。

钢蹦 · 发表于 2003-3-17 17:27:00

好文章，顶一下！

阿鸣 · 发表于 2003-3-17 17:32:00

以下是引用bigcat在2003-3-3 14:55:36的发言：
阿鸣老兄，我在消化这篇文章时碰到一个问题，在源同步时钟模式下是否源同步时钟信号也可以是双向的？如果不是的话，在双向数据线上的信号方向和源同步时钟相反时它们之间的相对延迟将会是累加，就无法做到和传播延迟无关了。

源同步时钟信号也是双向的，就象DDR的源同步数据总线，其源同步时钟DQS（也就是数据闸门信号）和DQ信号都是双向传输的~~

飞越无限 · 发表于 2003-8-5 17:34:00

一个恨弱的问题：
请教阿鸣：异步电路和源同步电路那一个更为优越。

xiangyu123 · 发表于 2003-9-18 10:44:00

我看不到图片，是怎么回事啊？我用的IE5.0的。

toby21 · 发表于 2003-9-19 19:11:00

真的是好东东呀

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