在CAPTURE中画了一个简单的原理图,其中U1为89C51,其20、40引脚是隐藏的,分别连GND和VCC,可是在网表文件中,VCC网络和GND网络中都没有U1的电源引脚,如下: NET_NAME 'VCC' '@TIMER.MAIN(SCH_1):VCC': C_SIGNAL='@timer.main(sch_1):vcc'; NODE_NAME U2 2 '@TIMER.MAIN(SCH_1):INS235@TIMER.MAX706_1.NORMAL(CHIPS)': 'VCC':; NODE_NAME U1 31 '@TIMER.MAIN(SCH_1):INS102@TIMER.AT89C51_0.NORMAL(CHIPS)': 'E\A\/VPP':; NODE_NAME U2 4 '@TIMER.MAIN(SCH_1):INS235@TIMER.MAX706_1.NORMAL(CHIPS)': 'PFI':; NET_NAME 'GND' '@TIMER.MAIN(SCH_1):GND': C_SIGNAL='@timer.main(sch_1):gnd'; NODE_NAME U2 3 '@TIMER.MAIN(SCH_1):INS235@TIMER.MAX706_1.NORMAL(CHIPS)': 'GND':; 在ALLEGRO中51的电源脚和地都是空的,请问是哪里的设置有问题? |