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DDR II layout 的走线等长问题,求教高手

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发表于 2009-3-24 19:21:00 | 显示全部楼层 |阅读模式
我做过一些嵌入式系统的DDR的项目,和DDRII的项目,而每次都发现原厂提供的DEMO板并没有做等长,
只是重点注意了DDR或者是DDR的VERF电压,CLK走线之类的。 对DDR数据线没有做严格的等长,
我不知道这样会对电路具体造成什么影响。
请教了很多高手,回答也基本上比较笼统,都说是会影响系统的稳定性,和兼容性。

其中有为老同事说,跑在333M 的DDRII,等长应该控制在1000mil之内,理论上是可以工作的,而最好控制在300mil之内。

我不知道这个数据是怎么来的,而好多DDR layout 指导上都说,等长应该控制在25mil之内,千篇一律,几乎所有的指导都这么说

可事实上,不控制在25mil之内也能跑,而且我已经大批量出货。

求助高手,能给我把这个心结处理一下,多谢了。

据说DDR II的布线还有长线和短线一说,长线就是要严格等长,短线的意思是将DDRII与主芯片靠的很近,用最短的线连起来即可,
不需要做严格的等长。
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发表于 2009-11-30 13:10:00 | 显示全部楼层

同感,与楼主一样的疑问,请高手指教!

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发表于 2009-11-30 15:28:00 | 显示全部楼层

取决于时序系统的预算。DDR2接口有等长要求,但是等长1000mil算等长,300mil也算等长。具体的数值要根据器件timing margin计算得到。现在比较好的一点是,一般芯片厂家会直接给出走线要求,不用自己再算。但是如果你用高速FPGA的话,必须把综合约束和板级走线作为一个时序系统来计算,才能得到结果。

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发表于 2010-1-13 09:19:00 | 显示全部楼层

学习了!

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发表于 2010-1-27 06:49:00 | 显示全部楼层
1000mil是0.083纳秒83皮秒,50皮秒误差FPGA该没问题吧。
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发表于 2010-1-27 06:51:00 | 显示全部楼层
330兆赫是3纳秒,3000皮秒,半周期是1.5纳秒1500皮秒,嗯,算的对不对
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发表于 2010-2-5 01:08:00 | 显示全部楼层

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发表于 2010-2-5 16:17:00 | 显示全部楼层
等长的目的主要是考虑信号延迟,如果信号延迟没有问题,可以不用考虑等长。
不过高频,比如800MHz对信号的走线长度有较为严格的限制
不同的平台,不同的IC对走线长度的限制是不一样的
具体的可以参考design guide

如果长度不匹配,有可能不出问题,但是长期、高温等恶劣环境下就有可能出现问题
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syz0809 该用户已被删除
发表于 2010-5-15 16:08:22 | 显示全部楼层
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发表于 2010-10-25 10:09:35 | 显示全部楼层
学习了!!!!!
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