DDR II layout 的走线等长问题，求教高手

lymanqyf · 发表于 2010-10-25 10:09:35

学习了！!!!!

xtayyt · 发表于 2010-11-30 15:36:45

受教了~~~~~~~~~~~~~~~~~~

淇淇 · 发表于 2010-12-13 11:47:49

我们公司DDRII分三组等长，数据线＜地址线、控制线＜时钟，三组之间的差距在10MM内，组内的等长差距小于25MIL。单线阻抗控制在50Ω±10%，差分阻抗10050Ω±10%。跑800M没有问题。数据线的长度要小于45MM。

zongtianwen · 发表于 2011-3-28 17:42:53

学习了！！！

chenbao78 · 发表于 2011-3-29 21:54:37

学习了，不知道有没有公式。

htgs1987 · 发表于 2011-4-5 21:32:55

原来是这个样子的额

sunfire · 发表于 2011-4-13 22:22:46

很好，学习了。

韦梅梅 · 发表于 2011-5-3 10:34:21

看了还是不懂，哎哎！

horny · 发表于 2011-7-20 15:49:36

timing margin的计算，这个跟ddr2的controller有很大关系的。好的controller布线会要求不是很高。

cheese · 发表于 2011-7-22 11:14:40

学习了，非常感谢！

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