SDRAM与DDR布线指南

min2698 · 发表于 2009-5-24 13:47:00

本帖最后由 wanghanq 于 2012-10-8 11:51 编辑

编辑原因：手动取消隐藏属性，资料内容不是很多

                                       SDRAM和DDR布线指南

      ecos应用是与硬件平台无关的，虽然开发板没有涉及到SDRAM和DDR，不过，在某些高端平台上使用ecos可能会遇到内存布线问题，为了完整叙述，这里一并给出说明。
      很多人对内存布线感到迷茫，找不到切入点，不知如何下手，其实高速硬件设计的主要任务就是与干扰做斗争，内存布线也不例外。可以这样考虑：内存是做什么用的呢？是用来存储数据的，写入1读出1，写入0读出0，即保证数据访问正确。那么，在什么情况会导致数据访问错误呢？
    1、判决错误，0判成1，1判成0。可能参考电平不准(为什么不准？信号线内阻造成的压降)，也可能是加性干扰，或者阻抗不匹配引起信号畸变。
    2、时序错误，不满足建立/保持时间，或者采样点相位错误，不在有效信号位置上。触发器需要维持一段时间的能量供给才能正常工作，这个时间就是建立/保持时间。
    那么只要解决好这两个问题，保证内存正确访问，你的内存电路就设计成功了。
    有了这个指导思想，内存布线就可以按部就班地完成。不过，不同的RAM类型，虽然目标都是避免判决和时序错误，但实现方法因工作模式不同而有较大差异。
    高速系统一般采用低压信号，电压低，摆幅小，容易提高速度，降...

原帖内容：

高速PCB制作的一定要看

fjfzdc · 发表于 2009-5-24 19:29:00

高速PCB制作的一定要看

moomin · 发表于 2009-5-24 22:38:00

SDRAM与DDR布线指南

HaoGo · 发表于 2009-5-25 00:03:00

看看

GYSCGQ · 发表于 2009-5-25 08:58:00

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tkgg1086 · 发表于 2009-5-25 16:24:00

看看

pooface · 发表于 2009-5-25 18:36:00

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xukong · 发表于 2009-5-25 19:40:00

查看一下，谢谢楼主共享！

singlestar · 发表于 2009-5-25 19:51:00

谢谢，学习中

min2698 · 发表于 2009-5-27 13:05:00

look

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