个人总结的DDR3仿真目标及疑问

crb888

疑问：
1、串扰、ISI、SSO、过孔等对时序影响量怎么确定？

2、(高速电路设计与仿真分析 Cadence实例设计详解)书P206表6-14中为什么DDR DQ 输入的有效窗口＝Tdipw（DQ and DM input pulse width(for each input)）?因为TDIPW是单个信号的脉冲宽度，而有效窗口指的是一组信号。参照输出数据有效窗口，应该是＝Tds（last DQ） + Tdh(first DQ).?

doltbird

回复 1# crb888


    1 对于串扰、过孔等因素对于DDR3的影响，应该在布线后仿真阶段，对DDR3整个系统进行仿真时，才能看出来。
    2 你的理解没有错。但是当仿真单个信号的时候，只能看自己的timing window，和上面的问题一样，只有在后仿真阶段，对整个DDR3系统进行仿真，才能够，或者才有意义去看这个系统的Timing 公共Window。

目前，对于DDR3系统仿真，尤其是后仿真验证，做的最完善、最好用的还是HyperLynx 的DDRx Batch Simulation Wizard模块。
建议所有做DDRx设计的人员，应该掌握这个工具的使用。

crb888

谢谢邵老师的回复。
1、能不能再详细一点说明如何在后仿真阶段评估串扰/过孔对时序的影响.还是说ALLEGRO工具本身在后仿真时就能加入这些影响因素.
2、但是对于接收器来说，单个信号的有效窗口不应该是＝（脉冲宽度－建立时间－保持时间）吗？
3、另外，allegro在仿真时是不是认为信号的参考层是理想的完整层？因为就算信号下方参考层有缺口（其它信号过孔的避让），提取出的拓朴图中的传输线还是一样的阻抗和延时，与完整的参考层提取出来的拓朴没有什么不同？