继续需求版主的帮助

rowen · 发表于 2012-4-16 09:40:25

还是 Cadence PCB SI提取差分对的问题，我还是没解决，恕小弟愚钝，请版主不吝指教。
关于FPGA提取差分对的问题，除了在ISE中可以生成以外，其它的方法可以给总结一下吗，希望提取出来的模型尽量精确，谢谢版主了，一直不想就此放弃!

yshang · 发表于 2012-4-16 10:58:21

其实现在已经有可以解决的方法，你可以比较一下，为什么DRAM的可以提取差分IO，而为什么现在FPGA不行，回顾一下设置的流程，从区别找答案。所有问题都靠别人解决，不利于成长。

yshang · 发表于 2012-4-16 17:05:18

给一个建议，在新文件夹下用干净的原始文件按照配置流程再走一边。

rowen · 发表于 2012-4-16 18:19:03

谢谢版主的建议，我会去尝试的

rowen · 发表于 2012-4-17 16:32:49

今天在画板子时，candence16.3遇到莫名的原因，直接退出，我就索性安装了16.5，发现allegro pcb si的工具栏还是改变了一些，下面在设置时遇到了个问题，在图1中设置差分对，怎么我之前的差分对就不在这里显示了？还有我直接提取差分对模型，还是显示和之前一样的拓扑，版主给我指点下吧，或者可以建议我看看些资料，谢谢了

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