PCIE输出的差分时钟信号为何要接两个耦合电容？

cszzff · 发表于 2012-8-27 12:49:14

PCIE输出的差分时钟信号为何要接两个耦合电容到其他的外围芯片呢？电容启到什么作用，取值如何取？工作原理是什么？请高人赐教！！！！

yshang · 发表于 2012-8-27 21:40:41

隔直。0.1uF/0.01uF左右。PCIE的编码0的个数和1的个数是平衡的，所以其直流电平是稳定的，加电容可以使得输出和输入端直流电平被隔离，电平值不会相互影响也隔离外界直流干扰，至于芯片自身的偏置相关。

pcboo · 发表于 2012-8-28 15:17:23

呵呵

jessiezhu · 发表于 2012-9-19 11:36:00

thanks

yemaozi605 · 发表于 2012-10-17 11:40:18

路过学习

Achilles_hu · 发表于 2012-11-20 09:01:46

本帖最后由 Achilles_hu 于 2012-11-20 12:56 编辑

yshang 发表于 2012-8-27 21:40
隔直。0.1uF/0.01uF左右。PCIE的编码0的个数和1的个数是平衡的，所以其直流电平是稳定的，加电容可以使得输 ...

DC-balance技术在应用方面有很多的～
比如像HDMI的，SATA的，
但个人觉得还是隔直作用是首要的。这里采用0.1uF/0.01uF的电容关键是AC-coupled, 因为在常用的差分信号中，有三种结构我们较常见：pure differential-architecture,类似于SATA,PCI-E,一种是center-tapped differential-architecture,以太网上常见，另一种是Thevenin-architecture这三种的应用环境的差异在于客户的使用环境或是Recevier相关。
PCI-E中的0的数量和1的数量是否平衡，我不知道，没看过具体的sepc介绍，我只知道DC-balance的目的是为了减少0与1的数量之间的差异，达到一个平衡状态。

至于怎么取这个AC-coupled的电容，我人一些资料上看到的：取决于信号的总的衰减。
具体的应用环境要具体的分析了，线长的多少，连接器上的衰减，PCB上的一些杂散因素都是决定这个电容的容值的选取。

ntffy125 · 发表于 2012-12-13 12:49:43

xiexie！！

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junlintianxia · 发表于 2013-11-27 10:48:37

只知道是交流耦合学习下

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