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发表于 2012-10-13 21:39:38
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timing compensation
这个要看你在哪个层面上的?如果从PCB上的角度来说,就是我们通常指的信号组之间的时间控制。如果是指芯片的角度来说,就一样了。
在有些板卡上面,我们能看到DDR2,DDR3走的不是等长,但是芯片一样能跑!为什么呢?
这个里面就关联到芯片的内部做法上来了,信号在版图中传输的过程中,会有很多我们看不到的延时,同一个字节里面的数据位,都有可能是不等长的,从Digital部分到Analog的部分,由于线的core length长度不一造成的。
而且在设计时,也会有意的让数据位的变化不在一个相近的时间段(极短的时间段),具体的原因是因为I/O buffer同时做信号的翻转时,会对电源和地的,包括相近的bonding wire造成一定的影响。这个你可以找找半导体的工程师问一问,特别是针对于analog 设计的工程师提问,他们可能会给你一个比较可靠的解释的。
根据封装的不同,大家对此的调整有所差异,从某种意义上来说,高速信号,特别类似于DDR2,DDR3这样的信号,在有机会的前提下,尽可能的参考DemoBoard的。因为芯片内部此类信号线是如何走的,大家不知情的。如果你要设计时,也要多多的参考设计手册。
通俗点的理解就是我们在信号的输出端加上buffer的延时,可以对信号输出的时间做调整。据我所了解的,有些信号延时可以达到100~200ps左右的,但是buffer多了,对于电源的要求也不同了。这又牵涉到芯片的稳定性了,扯得有点远了。
如果是时钟上的,每个芯片的时钟控制也是有其自实现的方法,我们经常听到PLL, DLL,这些也算是时间的调整与补偿。(我是这样理解的)。
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