capture转allegro网表的错误，请大侠指点，谢谢

dzkcool

前面的你没贴出来～～～
我想可能是你的元件脚没有PIN name或者pin number,每个元件脚都要有这两个数值，去查查！

iambbcat

Cadence Design Systems, Inc. netrev  Thu Jun 19 19:03:00 2003
(C) Copyright 2002 Cadence Design Systems, Inc.

------ Directives ------

RIPUP_ETCH FALSE;
RIPUP_SYMBOLS ALWAYS;
。。。。
。。。。

大侠，前面没有东西了，我的器件只有三个，两个电阻，一个电容，
我查过了，每个器件都有 管脚名和 管脚号， 都是 1，2
生成网表时没有问题，能够生成3个文件，可是调不进allegro .
不知为什么。

liang431

netlist文件格式不对!

liujia048

要看你用的是哪个版本的
你是不是使用的Orcad直接转Allegro的方法出的NETLIST，出网表的时候注意检查元件的Properties，把不必要的删除。

iambbcat

我的是psd14.2里边的 capture CIS，版本好像是 9.2.3，用的是直接转allegro的方法，在这个版本里直接有这么一个选择。
哪位大侠愿意帮我看看的，请留下邮箱，我把原理图发过去，您帮我看看哪里不对。

上面的大侠说要删除不必要的属性，可是我好像无法将他们删除。不知为何。

scqbit

大哥，你是真的还是假啊
你在导如网表的时候根本没有选择路径
你选capture，然后指定正确的路径
该路径中包含这三个网表文件就ok了
还有就是这几个元件得封装你要放到你在环境中指定得路径下。

只要你认真看一下错误就知道了
------ preparing to read pst files ------
#1   ERROR(24) File not found
     Packager files not found

就是说他没有读到pst*.dat的文件，你按我说得该一下这个问题就不会出现
如果再有别的问题再问把

iambbcat

呵呵，实验了一下，终于把这个简单的电路搞定了，原来要把PCB和网表放在同一个目录底下。

谢谢各位大侠！
以后碰到问题还要向各位请教。

dzkcool

晕倒！

iambbcat

还是要再次谢谢 scqbit 大侠，在他的提示下，我又仔细看了一下错误报告文件，才发现这个问题，
但是不知道大家是不是都把网表和PCB放在一起，如果不在一起，有没有办法让它也可以导入网表，现在证明我得网表是没有错的，问题可能出在路径的设置上，使得我必须将两者放在一起。。。。。。

谢谢！