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高速串行简史(四):开挂的自同步方式就是扫地高僧,你怎么看?

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发表于 2017-6-12 17:56:52 | 显示全部楼层 |阅读模式
作者:周伟      一博科技高速先生团队队员    (微信号:高速先生)

【关键词 keyword】自同步、串行通信、时钟数据恢复(CDR)、串行器、解串器、均衡器、锁相环PLL


【内容摘要】高速串行信号使用越来越普及了,本文就简单介绍一下串行通信中最基础的原理---自同步方式。

【正文】
       高速串行信号相对于并行信号最主要的就是通信方式的改进,这种通信方式又叫自同步方式,也即两块芯片之间通信,其中发送芯片产生的数据流同时包括数据和时钟信息,如下图所示。

      要实现上图所示的通信,在芯片内部还有更加详细的一些要求及模块来操作,具体实现可以参考下图所示模块框图。

       这些最主要的模块包括串行器(也有叫串化器)、时钟数据恢复(CDR)、解串器以及均衡器等。这样的设备与源同步接口不同,因为接收机设备包含时钟和数据恢复(CDR)电路,其基于信号的跳变沿来动态地确定数据信号的最佳采样点。 换句话说,从数据中直接提取时钟信息,而不是依赖于单独的时钟。本篇我们主要来简单介绍前面三种必要的模块,均衡器会在后续的内容中介绍。
       串行器要实现的功能就是并串转换,简单来说就是将原本并行的数据转换成串行的数据。目前有两种主要的并串转换方式——可装载移位寄存器和回转选择器。这些方法的简单逻辑如下图所示。

       解串器的功能正好和串行器的功能及步骤相反,那就是将串行的信号又重新转换成并行信号,又叫串并转换,下面是简单的逻辑图。

       时钟数据恢复(CDR)顾名思义就是将数据流里面的数据和时钟在接收端恢复出来,说起来感觉很简单的样子,但实际上如下图所示时钟恢复过程无法产生一个共用时钟或者同数据一起发送的时钟。作为替代,由锁相环(PLL)合成出一个与输入串行信号的时钟频率一致的时钟,也即PLL能根据参考时钟和输入信号来产生锁定于输入信号的新时钟,所以PLL对于Serdes的接收也是至关重要的。

       这就是我们的串行信号,呈现出来的确实是比较简单,无非就是几对差分线路,但内部的操作却非常复杂。虽然简化了PCB设计,但对芯片的设计挑战巨大,因为有更多的模块集成在芯片内部了,这个对于我们PCB这块来说是看不到的,相当于一个黑盒子,典型的少林寺扫地高僧,简直深藏不露啊。


您了解的均衡器的种类与功能有哪些?



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