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AD19导入brd文件，表层空白的地方都覆铜了

发表于 2019-12-4 14:30:07 | 显示全部楼层 |阅读模式

AD19导入Cadence1 7.2的PCB文件，原来表面空白的地方都倍覆铜了，也就是说覆铜面积扩大了，怎么解决?谁遇到过？

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