关于这样一个问题？

阿鸣

这和系统时钟没有什么关系啊
这是传输线理论，Tpd仅仅是走线延时，不牵涉到系统时钟问题

giles

那样的话，如果接收数据的参考时钟的走线与数据的走线长度的差值小于7.62MM，那样的话根据时钟信号我还是能够接收到正确的数据啊，那就允许我们走相匹配的线，而不是每一条线要求小于7.62MM了！但是如果二者差值大于7.62MM的话，根据时钟对数据采样的话，就采到了不确定的区域，所以要求数据与时钟线的差值小于4Tpd。所以说是不是走线延时并不能起到决定的作用（就是决定走线的长度），要综合考虑各方面的因素，
是不是这样的啊！[em27][em27][em27]

阿鸣

我觉得你所谈的是系统时序的问题，主要相关的是时钟的频率和数据线的延时，以及驱动端器件的Tco，接受端需要的setup和hold时间。如果要说清楚还要花很大的篇幅。你原贴中提到的问题：“看高速信号的时候，有这样一段话2Tpd(信号线传播延时）>Tr(信号上升时间）>4Tpd”是针对传输线而言的，及在这种情况下，就要考虑信号完整性问题。我想你是把时序问题和SI混淆了。希望我们进一步讨论。

giles

这是一个延时，同时也与SI相关的问题， 设Tr为信号的上升时间，Tpd为信号的延时时间。如果Tr>4Tpd,信号落在安全区域，如果2Tpd

阿鸣

你提到的落在不同区域的条件中的Tpd仅仅是指传输线的延时，不计入系统时钟的影响，如果要计算时钟，那就要牵涉到器件内部的时序问题，这时有个新的参数：Tco，即时钟触发到信号输出的时间，Tpd肯定不包含这部分延时，只是走线延时。
而且，在一般的时序系统中，时钟信号到达驱动端和到接收端的时间是相等的，而数据线的长度则是根据仿真测量计算以满足其足够的setup和hold时间来决定的，并不是简单的考虑数据线和时钟线的相对延时。

giles

谢谢你，我明白了一些了。
那我想知道以下这段话里的7.62mm又是根据什么计算出来的呢？？
PCB 板上每单位英寸的延时为 0.167ns.。但是，如果过孔多，器件管脚多，网线上设置的约束多，延时将增大。通常高速逻辑器件的信号上升时间大约为0.2ns。如果板上有GaAs芯片，则最大布线长度为7.62mm。
设Tr 为信号上升时间， Tpd 为信号线传播延时。如果Tr≥4Tpd，信号落在安全区域。如果2Tpd≥Tr≥4Tpd，信号落在不确定区域。如果Tr≤2Tpd，信号落在问题区域。对于落在不确定区域及问题区域的信号，应该使用高速布线方法。[em27][em27][em27]

[此贴子已经被作者于2002-7-15 14:11:54编辑过]

阿鸣

这里就是根据Tr≥4Tpd来算出来的
0.2ns的上升时间相当于1.2英寸的走线，所以Tpd≤Tr/4=300mils
300mils换算成公制即：300X0.0254=7.62mm
我觉得上面说的那段容易给人误解，它所谓最大布线长度其实是不用考虑传输线效应的安全长度，并非是一定不能超过，如果超过这长度就要考虑到反射的因素，从而应该采取一些阻抗匹配措施。

giles

在不考虑其它的情况下，可以走7.62mm。
考虑阻抗匹配等特性的时候，可以走的更长。
系统时钟的时延在这里可以不用考虑。
THANKS
[em27][em27]

阿鸣

其实即便没有什么高速布线措施，再布长点也没什么关系，
7.62mm只是一个考虑问题的参考点，即便超过这个长度很多，虽然有可能会有比较严重的反射，但是如果不影响信号的传输（在噪声容限以内），也是没什么问题的，当然最好通过仿真来确定，这就是一个做得一般，好和更好之间的关系了。