高速数字的等长线的误差怎样取它的范围?

david_kolo · 发表于 2004-12-10 20:15:12

各个大师,你们好,小弟有点问题请教.就是高速数字PCB板的等线长是为了使各信号的延迟差保持在一个范围内，保证系统在同一周期内读取的数据的有效性（延迟差超过一个时钟周期时会错读下一周期的数据），一般要求延迟差不超过1/4时钟周期。我现在在用一款频率为150m的cpu，它的时钟周期为6.67个ns，1/4个时钟周期为1.67个ns。那么请问我的等长线的误差应该是多长啊？

我是一个新手，请多多帮忙谢谢

david_kolo · 发表于 2004-12-10 20:26:11

怎么没有大师指点我啊.[em01]

mmxmmx · 发表于 2004-12-11 16:30:14

这个是要通过建立，保持时间计算的！

满足receiver 即可

david_kolo · 发表于 2004-12-13 12:56:00

能说得具体吗?是个什么样的计算关系,谢谢

terryterry · 发表于 2004-12-13 13:52:09

1．已知下列一些时序和传输线参数：

信号在传输线的传播延迟T_pd=168ps/inch；下面是给出的其它一些参数（和时序公式中参数的可能说法不一致，请自行分析、判断）

请根据以上条件，回答以下两个问题：

a) 系统能稳定工作的最高时钟频率大约为多少？（给出计算公式）（10分）

Cycle min =setup time + interconnect delay +gate delay + load time +settling time + skew + jitter

=0.08+7.5*0.168+1+0.04+1.4+0.475+0.075=4.33ns=230MHz.

b) 该设计能满足器件的保持时间(Hold)的要求吗？（给出计算公式）（5分）

interconnect delay +gate delay + load time + skew

=7.5*0.168 + 1+0.04+0.475 > hold time

so yes!(如果Skew算为-0.475也算正确)

littleant · 发表于 2004-12-14 09:22:43

楼上的是哪里的考试题啊，呵呵

mickycai · 发表于 2004-12-14 11:08:35

這種簡單的算法應該就可以了.根據傳輸線速度公式:

V=C/√Er算出速度,

然後再根據長度=速度x時間(VxT),

這樣就可以換算成長度了.

[em01]

littleant · 发表于 2004-12-14 11:52:59

楼上，不行的

我这样算过了，结果很离谱的

dean · 发表于 2004-12-14 13:08:58

根据楼主提供的数据的计算得到误差范围为：9.278mil,即0.236mm

是不是太小了点？？[em06]

littleant · 发表于 2004-12-14 13:25:34

其实这个问题我早就问过了

一位大侠是这么说得

http://www.pcbbbs.com/viewthread.php?tid=50146

希望对你能有帮助

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