一个关于阻抗匹配的实际问题!

tpp

很正常，你用了串行匹配，幅值自然会降低，上升沿减缓，不过只要满足后级的要求就行了，你可以换换RS，去掉后副值就会增大。

money

我知道幅值会增大，但是按传输线理论来算的话，C点的幅值也应该稳定在3.2v左右，不会这么小！

strongarm

你的负载端阻抗是多少？

money

负载端阻抗很大,至少有好几K吧!

lshqmagic

老兄， 在核心电压为3.3v的高速设计中，clock信号是至关重要的。 data在clock的rising edge（少数signal用falling edge) 被latch. 这种低压形chipset中，多采用cmos。0.4V以下的信号被认为 low,1.8v就会被认为high. 你的clock波形中反映出来的clock电压是正常的。采用3.3v的核心电压，是不可能得到3.3v的clock的。你在source端加入了source damping termination，很好。这可以延长clock的上升时间，还大大的减小了因反射所造成的overshoot，改善了EMI。我从你的f点的信号来看，overshoot还很明显。请你好好看看datasheet，clock的high要多少ns。如果可以的话，建议你将33欧的电阻再取大一点(如51欧），让rising time再慢一点,overshoot也会因你的source damping的提高而变小。你的clock也会因此而更漂亮。

6815872

rise timie 变大了恐怕还是这个幅值！

阿鸣

我觉得它的匹配是够了，没有什么Overshoot啊？
波形不够完美主要是接插件电感、阻抗过孔或者测量等因素造成的。
Money的主要问题不是讨论接受端的波形问题，而是关注C点为什么幅值那么低，
这是和理论分析有出入的地方，我也在考虑，可能是传输线的分布电阻造成反射的能量衰减的结果。
可以比较F和E的波形，反射的能量经过1000Mils的传输线有一定的能量损耗，从3.25-〉3.10，降了0.15V，如果近似估算再通过5000Mils之后信号反射回来的能量衰减大概0.8左右，这样C点的幅值就
可能出现测量的波形。
Money能不能在CD之间的传输线的中间测一下波形？如果幅值介于C、D两点的信号幅值之间，大概2.7V左右，那么也许就是这个原因了。

LAOLEN

如果是因为传输线的衰减的话！从A到F也应该会衰减的啊！！
不过问一下，3.3v的I/O口核心电压，输出波形，幅值会是多大？