请教一个关于内存条133Mhz时钟的标准问题？

阿鸣

没有什么固定的标准，正常的SSTL_3电平要求，一般Vih=2.0V，Vil=0.8V
对于时钟信号来说，最重要的是对上升沿的要求，保持单调性，减少上冲和下冲，具体的值没有明确的规定。但Spec会提供一个标准的时钟信号走线结构，设计中只要保证其波形和标准结构相差不大就行了。
一般时钟信号不会接太多负载（4~6个DRAM负载），如果负载过大，上升时间变缓，增加了Skew，造成时序的不确定性，如果负载过小，会有较严重的过冲/下冲，可能引起假时钟的问题，一般会增加串联阻尼电阻或接电容充当等效Dram负载。
下图是一块PC133的SDRAM内存条时钟信号仿真波形和测试波形（由于只接了2个负载，有一定的过冲，但在可接受范围之内）
[upload=gif]uploadImages/2002111210444327814.gif[/upload]
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[此贴子已经被作者于2002-11-12 11:00:36编辑过]

yeenqi

谢谢阿鸣的答复。
    根据《PC SDRAM Serial Presence Detect (SPD) Specification REVISION 1.2B November, 1999》的指标的确有高电平宽度、低电平宽度的要求，而没有上升沿和下降沿的指标。如下图：
    [upload=jpg]uploadImages/200211121113790227.jpg[/upload]
    里面有规定了高电平宽度和低电平宽度均要大于2.5ns。（不知高电平宽度和低电平宽度是从信号电压什么地方开始测量2.75v和0.25v吗？）
    下图是我们板上的133mhz时钟波形，以你的经验它是否合乎要求。
    [upload=jpg]uploadImages/200211121171616224.jpg[/upload]
    该图的高电平宽度和低电平宽度小于2.5ns。

阿鸣

刚才我又查了一下，在SDRAM的datasheet上，对过冲的要求是小于5.6V，过冲的持续时间小于3ns，下冲不最于-2.0V，持续时间小于3ns。Vih>2.0（2.0~3.6），Vil<0.8（-0.3~0.8），算高低电平的宽度应该从0.4V（Vol）和2.4V（Voh）开始算。 从你的波形看来，过冲比较大，不知所接的负载如何？没有做匹配吗？应该还可以再进一步优化。

xiechengmin

是否不同厂家生产的SDRAM芯片对高低电平时间的定义和要求都不一样？应该有个统一的规范吧！否则内存条的兼容性岂不是成问题？

阿鸣

有统一的规范的（Jedec标准）

yeenqi

冒昧问一下：jddec标准这么地方可以得到！！

阿鸣

如果免费的可以在www.jedec.com找到，不过Jedec标准大多数都是收费的，只向会员开放。我暂时找不到Jedec关于SDRAM的规范，可能太早了，只有DDR的规范（2000年6月的）。我也看了一些厂家的SDRAM资料，发现对于AC参数的测量是有些区别，三星的给出的就是2.4/0.4，参考点为(2.4+0.4)/2=1.4V，美光的则说明在测量AC时许参数和Idd的时候取0.25/2.75，参考点（0.25+2.75）/2=1.5V。
而Jedec在DDR的规范中有一句话：ac timing and IDD ...... parameter specifications are guaranteed for the specified ac input levels under normal use conditions.也就是说在测量中电平参数可以根据不同的情况略有不同，只要保证在正常的条件之下。对于SDRAM，正常的条件就是0.8~2.0V，所以低电平(Vil)要小于0.8，而高电平(ViH）要大于2.0，至于是0.4/0.25还是2.4/2.75就看不同的厂家而定了。
我目前是这么理解的，其实平时对这个参数真是没怎么关心过。 ：）