？层间信号耦合问题

阿鸣

PC100内存条数据线怎么会跑到内层去了？标准设计是走表层的啊？另外，6层板设计阻抗应该是65欧姆吧，1.27mm厚，好像3，4层之间的介质比较厚啊（好像是13.6Mils），你的叠层设计是怎么样的？

布兜

板子阻抗是50欧姆，总厚度30.50mils,叠层：top.gnd.signal1.signal2.vcc.bottom,介质层从top 层向下是：3.2mils,6.0mils,4.0mils,6.0mils,3.2mils。
还有就是那里有主板方面的标准设计，想才考一下！这块板子和计算机主板差不多，有内存条，还有pci,PC100内存条数据线在放内层是我自己预计布线，还没真正实施，斑竹有何建议？另外主板6层布线是否走的开？
谢斑竹！

布兜

说明：板子阻抗50欧姆是原参考板的阻抗要求，原板是12层，想压成6层。

michael1998

6层板只能是这样的叠层次序，没有更好的了。

阿鸣

大多数计算机的主板是4层板吧？
你是从12层板改为6层板设计，可能密度会比较大，但有一点奇怪？原来的12层板的厚度不会也是30.50mils吧？现在做这么薄？S3和S4尽可能保持走线方向垂直，如果平行的也尽量错开不要重叠，以减少串扰。你的走线宽度和间距要求是多少？4/6mils？还是5/5mils？

布兜

原来板子比这厚，至于为何这么薄我也不清楚，专有人根据板子阻抗，差分线阻抗等要求计算出来的。
top bottom是7/7mils,中间层是5/5mils,但我想尽量把所有线间距保持在8mils,或更大。

布兜

刚才算了一下，及时3、4层错开走线，按5/8mils走线，两条平行线的斜线距离只有4.27mils：（
这样可以吗？

xiechengmin

我认为这样串扰可能较大！我这里有做过一个串扰的试验，测试的波形如下，其中一根是时钟线，另外一根是静态线，而且两根线是同一层平行走线，如果两根线是相邻层平行走线，而且间距才4mil，串扰肯定更大的。如图波形就是在静态线上测试的串扰波形。

[upload=jpg]uploadImages/200211291244274192.jpg[/upload]

布兜

串扰是够大的了。
还想问问楼上，时钟线是固定频率的信号，辐射会大些，那么像数据线与地址线间是不是会好些？