[求助]对于逻辑开关器件该如何仿真？

deficit · 发表于 2005-12-14 10:08:44

请问各位，对于逻辑开关器件该如何仿真？
具体地说，就是有个逻辑器件，内部只是个开关门电路——若导通，则output信号为input信号。
但是我想仿真一路时钟信号，该CLK信号有经过这个逻辑器件，要怎么仿真啊？

deficit · 发表于 2005-12-14 17:09:11

有人指点一二么？

是否对于这种逻辑器件，可以不考虑它对信号完整性的影响，直接忽略？

JimY · 发表于 2005-12-15 17:14:00

是原理图功能仿真还是PCB信号完整性分析?如果是原理图可以仿真,但没有多大意义,而且必须提供仿真模型(Spice等);如果是PCB,也必须有仿真模型(SPICE、IBIS等），这种仿真就看你的开关速度，因为它影响信号的延迟。

hahavchen · 发表于 2005-12-15 19:50:21

楼上说的不错

deficit · 发表于 2006-1-9 10:24:07

对，是信号完整性的仿真，有这个开关器件的IBIS模型。

但是我有个疑问：

这个逻辑开关器件是A脚进B脚出，或者B脚进A脚出。也就是说内部开关有效的时候，输出就是输入。因此在这个器件的IBIS模型中，所有的A、B脚都是input。

那么，如果我要仿真一路时钟信号，从buffer出来，经过该开关器件，再输入到一个器件，这样一种结构，该如何建立仿真的拓扑模型？我很疑惑～请高手指点一二！thx！

JimY · 发表于 2006-1-9 11:00:58

如果你考虑到逻辑开关的影响,就必须把它看成IC器件,这样从buffer到逻辑器件之间应该建立拓扑,再从逻辑器件到另一输入器件建立拓扑分别防真分析.

deficit · 发表于 2006-1-9 17:22:15

嗯。我也是这样想的。

但是这个器件的内部逻辑只是一个mos管，EN有效的时候，信号从A脚进，然后B脚出（或者也可以从B进，A输出）。

所以，我觉得如果从buffer到逻辑器件之间建立拓扑来仿真CLK信号到达逻辑开关这一段的话，它的负载情况并不是实际的负载状况啊。这样仿真出来企不是实际情况，没有意义了？

另外有一个问题，这个器件的IBIS模型中，将所有的A，B脚都定义成了input。就算想按照你说的方法建立拓扑结构，也无法仿真从逻辑器件到另一个输入器件这一段信号啊——因为没有output脚。

[em03]

JimY · 发表于 2006-1-10 09:23:54

如果都是input脚,说明此器件只考虑输出端到它的影响,而且肯定不考虑内部延迟,这样的话你可以不考虑这个器件进行分析.

deficit · 发表于 2006-1-10 11:28:45

以下是引用JimY在2006-1-10 9:23:54的发言：

如果都是input脚,说明此器件只考虑输出端到它的影响,而且肯定不考虑内部延迟,这样的话你可以不考虑这个器件进行分析.

哦。原来有这种说法。

版主能否给出这种说法的出处？谢谢！

JimY · 发表于 2006-1-10 15:08:52

没出处.

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