我的仿真例子，请高手指点（欧很弱的说）

cat_carl

--------------仿真波形-----------
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黑不拉叽的是负载端的信号，另外一条当然就是时钟发生器的拉

cat_carl

----------匹配电阻从33ohm改成了45ohm,效果明显---------------
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和上次一样，黑不拉叽的那根是负载端的，以后就不说了

cat_carl

----------把匹配改成66ohm，过犹不及-------------
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cat_carl

---------------改拓扑：把源端和负载端距离拉近了一半，好像效果没有那么好--------------
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cat_carl

以上用的都是cadence自带的default模型（反正只是尝试）
小弟不知道自己这么做对不对。还望大虾指教
另外有个疑惑：为什么我的传输线不管是多长，他都认为有60ohm的阻抗呢（见拓扑图中）？没记得什么地方有这么个设置啊
望解答

阿鸣

仿真的步骤是对的，出来这样的结果也很合情合理。这里指出你的几点看法有误的地方：
1.传输线的特征阻抗和长度没有关系，这是和电阻不同的地方。你在Cadence中选取的是Tline，它默认是60欧姆，你只要在60的字样上点击一下，就可以在进行修改。
2.黑不拉叽的是负载端的信号，但另外一条不是时钟信号，而是驱动端（源端）的信号，这里的仿真和时钟信号无关。
3.你得到的信号其实很好，默认的是5V电压，33欧姆的串联电阻稍微有点小，66欧姆的电阻又太大了，45欧姆仿真的结果非常好。
4.我们对信号的仿真，基本上不需要关注源端的波形，（看了你只会心烦，因为它的波形总是不好的），我们只要看负载端接受的信号质量就可以了。
5.对于单负载来说，传输线的变化影响最多的就是传播延迟，信号的波形基本不变，你要是负载有好多个，结构更复杂些，就会看出有点变化了，而且影响最大的是分支的传输线长度。

cat_carl

小弟还有点不明白的地方-----
首先谢谢斑竹捧场，这次就是要让高手来批评的。
其实这块板子已经制好而且测试了，好像还不错的样子，这次只是拿他出来玩玩。
这么澄清一下，是怕大虾们不往下看了。其实俺也知道，想得到理想的波形是不可能地，这次只是那他出来向大虾们请教问题而已，所以会对波形吹毛求疵
小弟还有点不明白的地方，
1。传输线的特征阻抗和长度没关系，那跟什么有关系呢？我怎么才能影响他呢？（设置60ohm值的地方我找到了，是在SQuest的analysis->si->preference->interconnect tab里的）
2。为什么多负载下和单负载下传输线的变化影响不同呢？我猜是源端受到了各个负载的反射的影响，结果最远的那个负载最吃亏。是反射的影响吗？
3。45ohm时，看源端的信号还是不太好，是什么原因？5v处波形平滑了，但0v处还不好，咋回事？

阿鸣

1.特征阻抗主要和介质厚度（或者说到参考平面的距离），介质的介电常数，线宽，线厚有关，和长度无关。这里仅考虑无损的传输线，即不考虑电阻损耗。
2.简单的说，就是反射不会因为你的传输线长度的变化而变化，它只是和源端/负载端以及传输线的阻抗不匹配有关，传输线（特征阻抗不变）长度的变化只是引起信号和反射的传播时间发生变化，但幅度不变。多负载下，负载和负载之间的连接可能出现多种情况，有菊花链，有星形，还有T型等等，反射信号不一定能同时到达每个负载，这时候传输线的长度变化就会带来较明显的波形变化。不一定是教远的吃亏，相反，很多情况下都是最近的那个最吃亏，因为有些情况我们是依靠反射来实现信号的正常传播（在串联匹配的时候），最近的那个反射信号来的最晚，所以最吃亏。建议你可以多看些传输线相关的资料和文章。
3.源端的信号不好是因为反射问题，这几乎是无法避免的，但电路正常工作只关注接收的信号，所以我们可以不管，除非源端的反射很严重，发生多次反射，这时候我们才会多做考虑。数字信号最大的优势在于只要高于一定的电平就是“1”，只要低于一定的电平就是“0”，噪声的裕量较大，我们可以允许一定的反射（完全避免也是不现实的），你在45欧姆的匹配时仿真的结果根本不用再考虑如何不好，只是较小的反射存在的现象（轻微过冲），可以忽略。

dzkcool

在单负载情况下,线的长度会影响哪些因素呢???