10G Channel Simulation Report
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首先谢谢资料的分享，10G的系统设计现在是每个公司都想攻克的难题！既然贵公司发表了10Gbps的仿真报告，那我提几点我的看法。
1 请解释一下资料中，第二页，AC－Couple电容为什么要放在接收端？ 有什么依据？
2 第四页中，对于10Gbps信号的差分过孔分析，我非常的不同意这种分析方法。首先，在这个仿真中用的是10层板，通孔。但是，在实际的10Gbps系统设计中，我没见过16层以下的板子，而且也不是通孔结构。所以，这里的通孔模型分析没有实际意义。（请别告诉我你的系统里只有两个10Gbps的信号线，一个Tx，一个Rx）
3 请解释一下，在第七页的S参数图中，为什么在14.2GHz左右，SDD11和SDD21有个突然的变化？理论上不能出现这种情况的。对于第8页Delay的图也有同样的疑问。
4 第九页，表格中，用256bits来仿真10Gbps的链路，有意义么？ 没有任何意义！
兄弟，不是我找你毛病。而是现在太多的人用SI来忽悠，fancy的图表并不代表真正的意义。至少我希望在我的论坛上，能够有些真正的具有实际指导意义的经验和知识供大家学习和交流。不知道此文章的作者是中国人还是外国人，如果可以，我原意用英文和他交流10Gbps设计的经验和仿真技术。 10G光模块的板子。10层应该也可以。板上只有4对高速10G信号。 我们公司10G XFP/SFP+ 的板子都是6层。。。 回复 4# brian.tian
那请教一下，板上共有多少对10Gbps的差分线？
这些差分线连接的Driver和Receiver应该都是在一个板子范围之内吧？
并且这些差分线的总长度应该是在10inchs之内吧？
请赐详情！谢谢 回复 5# doltbird
TXIN→CDR/EQ→driver→TOSA
ROSA→LA/CDR→RXOUT
这是典型的XFP模块功能结构，“ →”位置就是一对10G差分信号
整个模块PCB板不大于42mmx16mm，上面会涉及TX和RX端 2个CDR芯片，一个driver，一个MCU。
至于SFP+就更小了，当然，也少用了2个CDR，IC的封装也要小些。 不好意思，更正一下之前的一个错误
我们XFP有一款产品用的8层，SFP+模块用的8层，其他的还是6层。 板子相对简单。层数是和芯片的pinmap深度相关的。要看板子复杂程度。
10G的信号你们会走多粗？8mil还是6mil，5mil的走过吗？
用的是FR4·板材吗？
最长没超过3inch吧？ 回复 8# 双鱼儿77
End-to-End 长度25inch，通过2个连接器，连接3个板子。板材N4000-6。差分线5－5－5mil。 回复 8# 双鱼儿77
一般走的9.9mil 但是driver出来就不一定了，有25的，有11的，有13的。。。具体看空间、布局还有器件吧。
板材都是Rogers 4350B
我们一般考虑driver到TOSA的走线尽量短，这段长度当然不会大于3inch，整个板子才4cm多点。
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